上海裝卸搬運精密設(shè)備發(fā)現(xiàn)隨著中國半導(dǎo)體行業(yè)的發(fā)展，EDA已經(jīng)越來越成為行業(yè)發(fā)展的焦點。在大規(guī)模集成電路的設(shè)計中，‌‍精‌密‍設(shè)‌備‍搬‌運‍EDA是一個必不可少的工具。整個EDA行業(yè)根據(jù)針對的設(shè)計環(huán)節(jié)不同，相應(yīng)也有不同的工具，我們認(rèn)為中國EDA行業(yè)雖然起步較晚，但是在一些環(huán)節(jié)仍然存在抓住設(shè)計范式改變的機會進入世界前沿的機會；‌‍精‌密‍設(shè)‌備‍搬‌運‍認(rèn)為而在其他環(huán)節(jié)中，則需要踏踏實實一步一步追趕，從而爭取在未來幾年內(nèi)慢慢縮短和世界水準(zhǔn)的差距，并實現(xiàn)獨立自主。

1、前端設(shè)計和驗證：

‌‍精‌密‍設(shè)‌備‍搬‌運‍前端設(shè)計是指電路工程師把電路設(shè)計實體化的過程，例如對于數(shù)字電路設(shè)計來說通常就是使用Verilog等RTL語言來描述設(shè)計，而對于模擬電路來說就是電路圖設(shè)計。而前端驗證則是指通過邏輯或者電路仿真來驗證設(shè)計是否符合預(yù)期。前端設(shè)計和驗證往往是花費集成電路設(shè)計工程師時間和精力的環(huán)節(jié)，其中的EDA工具將會很大程度決定整個前端設(shè)計驗證的效率。目前在前端驗證環(huán)節(jié)常用的工具包括Synospys的VCS，Verdi，Cadence的Jasper，Virtuoso等。

2、綜合和后端驗證

在前端設(shè)計完成之后，需要把設(shè)計進一步轉(zhuǎn)化（綜合）成版圖（GDS）。對于數(shù)字電路來說，需要把使用RTL語言描述的邏輯設(shè)計綜合成為相應(yīng)的標(biāo)準(zhǔn)單元庫網(wǎng)表，并進一步把該網(wǎng)表去做布局布線形成GDS。這兩步非常關(guān)鍵，也往往是數(shù)字集成電路EDA的核心競爭力。而對于模擬電路來說，由于設(shè)計規(guī)模較小而且自由度較高，通常是由工程師手動完成電路圖轉(zhuǎn)化到版圖的過程。在得到版圖之后，后端驗證則是無論數(shù)字還是模擬設(shè)計都需要的，包括DRC，LVS，形式驗證，可靠性驗證等。在綜合和后端驗證領(lǐng)域，目前主流的工具包括Synopsys的Design Compiler，IC Compiler，Cadence的Innovus，Mentor Graphics的Calibre等。