半導體設備搬遷-點膠機搬運光學平臺搬遷-光膠機搬遷公司亞瑟報道：實‍驗‌室‍搬‌遷‍為了確保設計人員擁有合適的EDA工具來完成更實‍驗‌室‍搬‌遷‍節(jié)點的芯片設計，臺積電宣布了一系列針對其實‍驗‌室‍搬‌遷‍工藝的 EDA 工具認證——包括從 3 納米節(jié)點到 3D IC集成。實‍驗‌室‍搬‌遷‍隨著 N3E、N4P 和 3DFabric 工藝的發(fā)布，新的實‍驗‌室‍搬‌遷‍設計要求進行新的認證，以確保同時滿足設計人員的系統(tǒng)要求和 TSMC 的工藝要求，從而縮短上市時間。實‍驗‌室‍搬‌遷‍臺積電設計解決方案隨著時間的推移而發(fā)展,提供了越來越多的技術來滿足各種設計需求。圖片由臺積電提供。在實‍驗‌室‍搬‌遷‍文中，我們將簡述臺積電的實‍驗‌室‍搬‌遷‍工藝及其影響，然后對臺積電授予的認證以及這些認證如何幫助未來的設計人員的做一個簡要介紹。臺積電延續(xù)了晶體管更小、更密集的趨勢，此前已宣布其實‍驗‌室‍搬‌遷‍數(shù)字節(jié)點N3E 和 N4P，以使設計人員能夠跟上減小整體 IC 尺寸的步伐，為相同尺寸的晶圓上的附加功能創(chuàng)造更多空間。這兩個節(jié)點都是現(xiàn)有技術的擴展，但與原始節(jié)點相比提供了增強的性能。N3E技術是一種 3 納米“增強型”技術，與以前的技術相比，在速度和功耗方面都有了顯著提高。此外，根據(jù)特征尺寸以自定義方式實施 FinFET的自由度允許在速度、面積和效率方面進行實‍驗‌室‍搬‌遷‍權衡。N3E 工藝變化提供給設計人員以提高性能與功耗。圖片由臺積電提供N4P技術，4nm工藝，同樣是N4平臺的延伸。附加一個“P”表示性能，與 N5 平臺相比，N4P 工藝的性能提升 11%，比 N4 平臺提升 6%。N4P 平臺專為輕松從基于 5 nm 的設計遷移而構(gòu)建，使設計人員能夠輕松地提高其設計的性能實‍驗‌室‍搬‌遷‍為了避免 摩爾定律的終結(jié)，臺積電還為其 3DFabric 工藝授予了認證：該技術旨在將 IC 設計領域從主要的平面視角轉(zhuǎn)變?yōu)榱Ⅲw視角。使用 3DFabric，感興趣的設計人員可以為他們的項目添加另一個維度，允許使用 TSMC 的 硅堆疊和實‍驗‌室‍搬‌遷‍封裝技術進行更廣泛的集成，同時保持目標板上相同的占用面積。