電鏡捆包電鏡搬運(yùn)電鏡拆裝電鏡運(yùn)輸?shù)膩喩獔?bào)道：精‌密‍設(shè)‌備‍搬‌運(yùn)‍RISC-V這幾年風(fēng)潮正盛，而RISC-V內(nèi)核應(yīng)用的則是MCU。尤其是國內(nèi)的MCU廠商對(duì)RISC-V的追捧程度可見一斑，基本上MCU廠商都有RISC-V的方案。憑借指令集少、開源等的優(yōu)點(diǎn)，RISC-V也給了國產(chǎn)MCU趕超大廠的機(jī)會(huì)。但是現(xiàn)在，我們看到，RISC-V的觸角正在不斷蔓延，從開始的MCU逐漸來到加速器、CPU、AI處理器甚至是GPU。精‌密‍設(shè)‌備‍搬‌運(yùn)‍現(xiàn)在RISC-V越來越多的被用作加速器。歐洲成立的EPI項(xiàng)目的一個(gè)關(guān)鍵部分是開發(fā)和演示基于 RISC-V 指令集架構(gòu)的完全由歐洲開發(fā)的處理器 IP，提供名為 EPAC（歐洲處理器加速器）的高能效和高吞吐量加速器內(nèi)核。就在近日，EPAC1.0 RISC-V 測(cè)試芯片樣品已交付給 EPI 并且其操作的初步測(cè)試成功。EPAC 結(jié)合了多種專門用于不同應(yīng)用領(lǐng)域的加速器技術(shù)。下圖所示的測(cè)試芯片包含四個(gè)矢量處理微瓦（VPU），由SemiDynamics設(shè)計(jì)的Avispado RISC-V內(nèi)核和巴塞羅那超級(jí)計(jì)算中心和薩格勒布大學(xué)設(shè)計(jì)的矢量處理單元組成。每個(gè) tile 還包含一個(gè) Home Node 和 L2 緩存，分別由 Chalmers 和 FORTH 設(shè)計(jì)，提供了內(nèi)存子系統(tǒng)的連貫視圖。該芯片還包括兩個(gè)額外的加速器：由 Fraunhofer IIS、ITWM 和 ETH Zürich 設(shè)計(jì)的 Stencil 和 Tensor 加速器 (STX)，以及由 CEA LIST 設(shè)計(jì)的精度可調(diào)處理器 (VRP)。片上的所有加速器都與 EXTOLL 的超高速片上網(wǎng)絡(luò)和 SERDES 技術(shù)相連。精‌密‍設(shè)‌備‍搬‌運(yùn)‍初始啟動(dòng)成功，EPAC 執(zhí)行了它的裸機(jī)程序，發(fā)送傳統(tǒng)的“Hello World！” 用不同的語言向 EPI 財(cái)團(tuán)和世界致以問候。精‌密‍設(shè)‌備‍搬‌運(yùn)‍成立于2018年的初創(chuàng)公司Ventana Micro Systems 看到了強(qiáng)大的RISC-V服務(wù)器業(yè)務(wù)的窗口。Ventana 創(chuàng)始人兼首席執(zhí)行官 Balaji Baktha 表示：“近一半的計(jì)算支出正在從通用處理器轉(zhuǎn)向基礎(chǔ)設(shè)施計(jì)算和特定領(lǐng)域的加速器。“憑借我們基于可擴(kuò)展 RISC-V 架構(gòu)的高性能內(nèi)核以及我們基于小芯片的快速產(chǎn)品化方法，Ventana 完全有能力利用這一趨勢(shì)。”據(jù)精‌密‍設(shè)‌備‍搬‌運(yùn)‍透露，其 64 位RISC-V處理器的首批樣品有望在明年下半年與客戶共享，并在2023年上半年量產(chǎn)。據(jù)The Register的報(bào)道，該公司首席執(zhí)行官兼聯(lián)合創(chuàng)始人 Balaji Baktha介紹到，他們的新芯片采用Chiplet的方式，即每個(gè)芯片將包含多個(gè)獨(dú)立的裸片，包括一些帶有 CPU 內(nèi)核，一些帶有自定義加速，另一些帶有 IO 和內(nèi)存接口，然后在單個(gè)封裝內(nèi)互連。所有裸片都使用由Ventana設(shè)計(jì)的互連連接在一起，據(jù)說該互連是緩存一致的，訪問延遲為8ns，并且每條通道可移動(dòng) 16Gbps。這家初創(chuàng)公司認(rèn)為這將適用于連貫地連接 CPU 內(nèi)核、加速芯片、片上存儲(chǔ)以及與片外 RAM、PCIe 設(shè)備和其他 IO 通信的接口。