電鏡搬運搬遷移位拆裝的亞瑟報道： ‌‌半‍導‌體‍設‌備‍搬‌運‍在3nm節(jié)點上構建的晶圓成本或將達到3萬美元左右，晶圓代工成本將進一步提高。 ‌‌半‍導‌體‍設‌備‍搬‌運‍另一組數(shù)據(jù)也對此進行了印證，成本價格在很大程度上取決于芯片制程和晶圓尺寸的不同。IC Insights提供的數(shù)據(jù)顯示，每片0.5µ 200mm晶圓代工收入（370美元）與≤20nm 300mm晶圓的代工收入（6050美元）之間相差超過16倍。即使同樣是在300mm晶圓尺寸下，≤20nm 相比28nm工藝，成本相差也達到一倍。 ‌‌半‍導‌體‍設‌備‍搬‌運‍觀察可見，隨著工藝節(jié)點的提升，晶圓代工成本隨之大幅度提升。此外，除了晶圓廠建設和代工費用，晶圓制造廠商的日常運營投入也不低（當然，此部分已經(jīng)均攤到了代工成本里面）。臺積電企業(yè)社會責任報告書中的數(shù)據(jù)顯示，2019年臺積電能源消耗量達到143.3億度，作為對比，2019年深圳市1343.88萬常住人口的全年居民用電為146.64億度。由此可見，臺積電一年消耗的電量有多么巨大。而且，精度越高的工藝，或精度越高的光刻設備，所需電量還會成正比增長。據(jù)臺媒報道，以5nm為例，臺積電5nm芯片大規(guī)模量產(chǎn)之際，公司單位產(chǎn)品用電量相比2019年上漲了17.9%。 ‌‌半‍導‌體‍設‌備‍搬‌運‍掩膜版又稱光罩、光掩膜等，是微電子制造過程中的圖形轉移工具或母版，其功能類似于傳統(tǒng)照相機的“底片”，根據(jù)客戶所需要的圖形，通過光刻制版工藝，將微米級和納米級的精細圖案刻制于掩膜版基板上，是承載圖形設計和工藝技術等內(nèi)容的載體。據(jù) ‌‌半‍導‌體‍設‌備‍搬‌運‍顯示，在16/14nm制程中，所用掩膜成本在500萬美元左右，到7nm制程時，掩膜成本迅速升至1500萬美元。又從臺積電（IEDM 2019）了解到，從10nm到5nm，隨著EUV光刻技術的應用，掩膜使用數(shù)量有所減少，5nm與10nm制程中掩膜使用數(shù)量相差不多。但是，在掩膜數(shù)量基本持平的情況下， ‌‌半‍導‌體‍設‌備‍搬‌運‍制程工藝使得掩膜總成本提升，能側面反映出掩膜平均成本在不斷升高。再反映到芯片成本上，每片CPU的掩膜成本等于掩膜總成本/總產(chǎn)量。如果總體產(chǎn)量小，芯片的成本會因為掩膜成本而較高；如果產(chǎn)量足夠大，比如每年出貨以億計，掩膜成本被巨大的產(chǎn)量分攤，可以使每塊CPU的掩膜成本大幅降低，使擁有“更貴的制程工藝+更大的產(chǎn)量”屬性的CPU，比“便宜的制程工藝+較小的產(chǎn)量”的CPU成本更低。可以預見，到3nm時，掩膜成本預計將會再度攀升，進一步增加芯片成本。 ‌‌半‍導‌體‍設‌備‍搬‌運‍光刻機作為芯片制造階段核心的設備之一，負責“雕刻”電路圖案，其精度決定了制程的精度，其原理是把設計好的芯片圖案印在掩膜上，接著用激光光束穿過印著圖案的掩膜和光學鏡片，將芯片圖案曝光在帶有光刻膠涂層的硅片上，將掩膜上的圖案轉移到芯片光刻膠涂層上。隨著工藝制程的發(fā)展，到7nm及更技術節(jié)點時，需要波長更短的極紫外（EUV）光刻技術來實現(xiàn)更小的制程。荷蘭ASML是有能力制造EUV光刻機的廠商。臺積電在7nm+時引入了EUV設備，但層數(shù)相對有限；6nm增加了EUV層并優(yōu)化了PDK（工藝設計工具包）；5nm具有完全EUV能力。隨著芯片面向3nm工藝，芯片制造商將需要一種高數(shù)值孔徑EUV（high-NA EUV）的EUV光刻新技術。據(jù)ASML財報顯示，他們正在研發(fā)采用high-NA技術的下一代EUV光刻機，有更高的數(shù)值孔徑、分辨率和覆蓋能力，較當前的EUV光刻機將提高70%。但EUV光刻機的價格一直以來十分昂貴，2018年，中芯和ASML簽訂了訂購協(xié)議，以1.2億美元的價格訂購了一臺EUV光刻機。這一價格與PHOTRONICS披露的EUV光刻機價格基本吻合。