我們看到關(guān)于CXL的消息是在去年Hot Interconnects會議上，英特爾進(jìn)行了技術(shù)演示并闡明了CXL的具體細(xì)節(jié)。在協(xié)議具體應(yīng)用方面，CXL官方給出的解釋為：CXL 1.0版本支持CPU、硬件平臺和加速芯片（如GPU、FPGA和其他專用加速器解決方案）之間的高速、***互連。該技術(shù)建立在PCI-Express（PCIe）基礎(chǔ)上，利用PCIe 5.0物理和電氣接口在I/O協(xié)議、內(nèi)存協(xié)議（允許主機(jī)與加速器共享內(nèi)存）、一致性界面三方面提供協(xié)議支持。不難發(fā)現(xiàn)，CXL的推出與PCIe 5.0協(xié)議綁定，不過目前該協(xié)議尚不可用。今年早些時(shí)候，英特爾曾透露，明年也許會在產(chǎn)品上引入PCIe 5.0。在此之前，PCI-Express 4.0于2017年問世，目前仍僅支持兩種處理器-IBM的Power9和AMD的“羅馬” Epyc 7002，而更早之前的PCIe 3.0于2010年推出。實(shí)際上，5.0緊跟4.0之后，許多產(chǎn)品可能會簡單地跳過4.0版本并直接升級到5.0。PCIe的每個(gè)版本都將吞吐量提高了一倍，5.0版本的吞吐量為63 GB/s，采用16通道實(shí)現(xiàn)。相比之下，2003年P(guān)CIe 1.0的16通道吞吐量為4 GB/s。回到1992年英特爾的原始PCI的規(guī)格，當(dāng)時(shí)，32位總線的時(shí)鐘速率為33.33MHz，數(shù)據(jù)速率為133MB/s。當(dāng)然，PCI使用并行同步數(shù)據(jù)線，時(shí)鐘和總線仲裁問題限制了吞吐量。所有的PCIe規(guī)范都依賴于高速串行數(shù)據(jù)傳輸，每個(gè)連接的設(shè)備都有一對專用的全雙工傳輸線和接收線。與現(xiàn)代串行鏈路一樣，時(shí)鐘被嵌入到數(shù)據(jù)流中，消除了對外部時(shí)鐘線的需要。在限制通道傾斜的條件下，采用多通道來提高吞吐量，從而使控制器能夠重新組合條帶數(shù)據(jù)。說回PCIe 5.0，新思科技（Synopsys）高級市場經(jīng)理Gary Ruggles指出，數(shù)據(jù)中心近年來發(fā)生巨大變化，尤其是在部署408萬千兆位超大規(guī)模數(shù)據(jù)中心的過程中，對PCIe 5.0的需求開始迅猛增長。舊的 PCI Express (PCIe) 技術(shù)正在加速向新  的 5.0 版本過渡，片上系統(tǒng) (SoC) 設(shè)計(jì)人員會發(fā)現(xiàn)推出速度比使用 PCIe 4.0 時(shí)更快。

PCIe 5.0 發(fā)布已經(jīng)有一段時(shí)間了，但是相關(guān)硬件產(chǎn)品遲遲沒有問世，這其中有市場因素，但是PCIe 5.0的技術(shù)難度也是其中一個(gè)原因。正如前文所言，PCI Express實(shí)際上是一種標(biāo)準(zhǔn)接口，用于I/O鏈接，并幫助提高數(shù)據(jù)傳輸速率。在不斷升級中，要達(dá)到PCIe 5.0為標(biāo)準(zhǔn)的32GT/s的速度將達(dá)到挑戰(zhàn)。精?密?設(shè)?備?搬?運(yùn)?

對于系統(tǒng)設(shè)計(jì)師來說，印刷電路板（PCB）的走線、連接器、電纜乃至IC封裝都是系統(tǒng)級的帶寬限制因素，它們使得高數(shù)據(jù)速率的設(shè)計(jì)變得具有挑戰(zhàn)性。高信號頻率增加了銅損和功率損耗，這會導(dǎo)致傳輸距離減小。另外，更高信號頻率中存在的通道損失會導(dǎo)致信號完整性（SI）問題。為了驗(yàn)證其設(shè)計(jì)，系統(tǒng)設(shè)計(jì)人員***與信號完整性工程師、封裝設(shè)計(jì)人員、SoC設(shè)計(jì)人員以及電路板布局設(shè)計(jì)人員密切合作，對其通道中的每個(gè)組件進(jìn)行建模，并驗(yàn)證其整個(gè)端到端性能。對于PHY設(shè)計(jì)師來說，對16GT/s PHY設(shè)計(jì)進(jìn)行漸進(jìn)式改進(jìn)在大多數(shù)應(yīng)用中并不足以滿足PCIe 5.0通道要求。由于在 32GT/s 速度下信道損耗顯著增加，***（TX）和接收器（RX）中的均衡電路需要顯著的改進(jìn)。另外，更嚴(yán)格的抖動參數(shù)和抖動限制以及回波損耗規(guī)格也要求在TX和RX中重新設(shè)計(jì)許多子電路。 PCIe PHY 設(shè)計(jì)***包含***的架構(gòu)，配備經(jīng)過驗(yàn)證的模擬前端、連續(xù)時(shí)間線性均衡器和***的多抽頭決策反饋均衡器，可以無縫協(xié)作以緩解設(shè)計(jì)問題。PHY 和控制器的集成需要更仔細(xì)的規(guī)劃，才能確保 PIPE 接口的兼容性，并且方便完成 1GHz 時(shí)的時(shí)序收斂。精?密?設(shè)?備?搬?運(yùn)?為了實(shí)現(xiàn)高性能，***仔細(xì)選擇和管理幾個(gè) PCIe 5.0 控制器配置選項(xiàng)。應(yīng)探索進(jìn)行架構(gòu)權(quán)衡，平衡有效載荷大小、讀取請求大小、標(biāo)簽數(shù)量和其他重要的控制器配置設(shè)置。***對芯片和封裝進(jìn)行仔細(xì)的信號和電源完整性分析，并且***仿真整個(gè)信道，確保在 32 GT/s 時(shí)達(dá)到性能目標(biāo)。在更高的數(shù)據(jù)速率下解決信號完整性、封裝和通道性能等問題需要在多個(gè)領(lǐng)域具備充分能力。簡而言之，SoC 設(shè)計(jì)人員將面臨例如增多的信道損耗、復(fù)雜的控制器考量、PHY 和控制器集成、封裝和信號完整性問題以及建模和測試要求等多種關(guān)鍵設(shè)計(jì)挑戰(zhàn)。因此越來越多的片上系統(tǒng)（SoC）設(shè)計(jì)人員采用經(jīng)過驗(yàn)證的第三方IP來進(jìn)行成功的IC集成。作為半導(dǎo)體IP頭部廠商，新思顯然已經(jīng)考慮到了這些。報(bào)道稱，此前，新思推出了適用于 PCIe 5.0 的 Synopsys DesignWare? IP 全套解決方案包含控制器、PHY 和驗(yàn)證 IP。該解決方案以32GT / s的數(shù)據(jù)速率運(yùn)行，可為云計(jì)算，存儲和AI SoC提供低延遲和高性能的實(shí)時(shí)數(shù)據(jù)連接。經(jīng)過硅驗(yàn)證的IP支持 PIPE 4.4.1 和 5.1.1 規(guī)范，使用的架構(gòu)可承受超過 36dB 的信道損耗，并能直接實(shí)現(xiàn) 1GHz 的時(shí)序收斂。精?密?設(shè)?備?搬?運(yùn)?這種控制器具有高度可配置性，支持多種數(shù)據(jù)路徑寬度，包含經(jīng)過硅驗(yàn)證和測試的 512 位架構(gòu)，并具有業(yè)界廣泛的 RAS-DES 功能，可實(shí)現(xiàn)無縫啟動和調(diào)試。這種經(jīng)過硅驗(yàn)證的解決方案已被眾多客戶采用，可提供準(zhǔn)確仿真 PCIe 系統(tǒng)所需的完整 IBIS-AMI 模型。采用新思以數(shù)十年P(guān)CIe***知識為基礎(chǔ)的面向PCIe 5.0的IP，SoC設(shè)計(jì)人員可以盡早啟動其32GT/s 的設(shè)計(jì)。當(dāng)實(shí)現(xiàn)具有32Gbit / s帶寬的PCIe Gen 5時(shí)，CXL總線協(xié)議就可以在其上運(yùn)行。PCIe Gen 5系統(tǒng)以及CXL將于2021年問世?？傮w思路是PCIe 5.0 + CXL將用于高性能數(shù)據(jù)中心服務(wù)器，而PCIe 4.0僅用于性能較低的服務(wù)器和臺式機(jī)/筆記本電腦/工作站系統(tǒng)。CXL方案中有三個(gè)子協(xié)議，它們可以在CXL導(dǎo)線上同時(shí)使用。它們是CXL.io，CXL.cache和CXL.memory。CXL.io 協(xié)議本質(zhì)上是經(jīng)過***改進(jìn)的 PCIe 5.0 協(xié)議，用于初始化、鏈接、設(shè)備發(fā)現(xiàn)和列舉以及寄存器訪問。它為 I/O 設(shè)備提供了非一致的加載/存儲接口。CXL.cache 協(xié)議定義了主機(jī)和設(shè)備之間的交互，允許連接的 CXL 設(shè)備使用請求和響應(yīng)方法以***的延遲***地緩存主機(jī)內(nèi)存。CXL.memory 協(xié)議提供了主機(jī)處理器，可以使用加載和存儲命令訪問設(shè)備連接的內(nèi)存，此時(shí)主機(jī) CPU 充當(dāng)主設(shè)備，CXL 設(shè)備充當(dāng)從屬設(shè)備，并且可以支持易失性和***性存儲器架構(gòu)。憑借 PCIe 5.0的強(qiáng)大基礎(chǔ)設(shè)施，以及高帶寬的支持下，CXL使加速器和CPU之間實(shí)現(xiàn)更加連貫的內(nèi)存共享,促進(jìn)了異構(gòu)計(jì)算中專用加速器和通用CPU的協(xié)同工作。英特爾研究員、英特爾I/O技術(shù)與標(biāo)準(zhǔn)主管Debendra Das Sharma博士指出：“Compute Express Link是新一代異構(gòu)計(jì)算架構(gòu)的關(guān)鍵促成因素，在這些架構(gòu)中，CPU和加速器配合使用以提供***的解決方案。在新思科技等***IP核提供商的支持下，我們正在開發(fā)一個(gè)有望讓整個(gè)行業(yè)受益的穩(wěn)定、創(chuàng)新型CXL生態(tài)系統(tǒng)。”

為接口IP核領(lǐng)域的***，新思科技一直站在為新一代互連(如CXL)開發(fā)IP核解決方案的前沿，以幫助設(shè)計(jì)人員將必要的功能整合進(jìn)他們的芯片中。利用在PCI Express 5.0方面的***知識，將完整的DesignWare CXL IP核解決方案推向市場，使設(shè)計(jì)人員能夠滿足其芯片的內(nèi)存一致性和快速數(shù)據(jù)連接要求，同時(shí)降低相關(guān)風(fēng)險(xiǎn)。精?密?設(shè)?備?搬?運(yùn)?

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