半導體設備搬運移位移入的亞瑟半‍導‌體‍設‌備‍搬‌運‍報道：半‍導‌體‍設‌備‍搬‌運‍積電的3nm雖然強大，但三星也在緊追不放，且其代工業(yè)務一直都有成本優(yōu)勢，而3nm制程的成本更加高昂，這方面三星可能會有更多的操作空間。面對高昂的成本，以及積電也在想辦法提升競爭力，特別是要在降低成本方面多花心思。為此，該公司推出了EUV持續(xù)改善計劃（CIP），在維持摩爾定律進程上，希望減少半‍導‌體‍設‌備‍搬‌運‍制程EUV光罩使用道數(shù)，從而降低成本。ASML今年下半年推出的EUV光刻機NXE：3600D價格高達1.4～1.5億美元，每小時吞吐量達160片12吋晶圓，基于5nm制程的4nm進行改良，EUV光罩層大約在14層之內，3nm制程將達25層，導致成本暴增，不是所有的客戶都愿意采用。透過CIP，臺積電有望降至20層，雖然芯片尺寸將略為增加，但是有助于降低生產(chǎn)成本與晶圓代工報價，讓客戶更有意愿導入3nm制程。半‍導‌體‍設‌備‍搬‌運‍除了制程工藝，臺積電在封裝方面也在不斷更新內容。8月，在 HotChips33 年度會議期間，該公司介紹了其半‍導‌體‍設‌備‍搬‌運‍封裝技術路線圖，并且展示了為下一代Chiplet架構和內存設計做好準備的半‍導‌體‍設‌備‍搬‌運‍新一代 CoWoS 解決方案。據(jù)悉，臺積電半‍導‌體‍設‌備‍搬‌運‍第5代CoWoS封裝技術，有望將晶體管數(shù)量增加至第3代封裝解決方案的20倍。新封裝將增加 3 倍的中介層面積、8 個 HBM2e 堆棧（容量高達 128 GB）、全新的硅通孔（TSV）解決方案、厚 CU 互連、以及新的 TIM（Lid 封裝）方案。之后，臺積電將升級到第6代CoWoS 封裝工藝，其特點是能夠集成更多的Chiplet和 DRAM 內存，預計可在同一封裝內容納多達8組HBM3內存和2組Chiplet。臺積電還將以 Metal Tim 的形式，提供半‍導‌體‍設‌備‍搬‌運‍ SoC 散熱解決方案。與初代 Gel Tim 方案相比，Metal Tim 有望將封裝熱阻降低到前者的 0.15 倍。